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Chapter 14: 10/100 Ethernet Physical Layer Interface
Ethernet PHY Connections
The FPGA connects to the LAN8700 Ethernet PHY using a standard Media Independent
Interface (MII), as shown in Figure 14-2 . A more detailed description of the interface
signals, including the FPGA pin number, appears in Table 14-1 .
R
FPGA
See Table
(D8)
(B2)
(E11)
E_TXD<3:0>
E_TX_EN
E_TXD<4>
E_TX_CLK
SMSC LAN8700
10/100 Ethernet PHY
TXD[3:0]
TX_EN
TXD4/TX_ER/nINIT
TX_CLK
See Table
(H10)
(G10)
(C12)
(H12)
(G12)
(D10)
(E10)
(D15)
E_RXD<3:0>
E_RX_DV
E_RXD<4>
E_RX_CLK
E_CRS
E_COL
E_MDC
E_MDIO
E_NRST
RXD[3:0]
RX_DV
RXD4/RX_ER
RX_CLK
CRS/PHYAD4
COL_MII_CRS-DV
MDC
MDIO
nRST
RJ-45
Connector
(integrated
magnetics)
25.000 MHz
UG334_c14_02_052407
Figure 14-2:
FPGA Connects to Ethernet PHY via MII
Table 14-1:
FPGA Connections to the LAN83C185 Ethernet PHY
Signal Name
E_TXD<4>
E_TXD<3>
E_TXD<2>
E_TXD<1>
E_TXD<0>
E_TX_EN
E_TX_CLK
E_RXD<4>
FPGA Pin
Number
B2
F7
E6
E7
F8
D8
E11
G10
Function
Transmit Data to the PHY. E_TXD<4> is also the MII
Transmit Error.
Transmit Enable
Transmit Clock. 25 MHz in 100Base-TX mode and 2.5 MHz in
10Base-T mode.
Receive Data from the PHY
116
E_RXD<3>
E_RXD<2>
E_RXD<1>
E_RXD<0>
H9
G9
G8
G7
www.xilinx.com Spartan-3A/3AN FPGA Starter Kit Board User Guide
UG334 (v1.1) June 19, 2008
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